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HP1973

unregistriert

1

Montag, 22. März 2010, 14:25

#_Signal Name\?# ...

Hallo Gemeinde, hallo Herr Knöpfel!

Auf folgendes Problem bin ich gestossen - dazu hole ich ein wenig weiter aus ...

Idee:

Zwei (primitive) Testsysteme sollen als SlaveSysteme (Slave_A + Slave_B) in einem MasterSystem (Master) zusammenfliessen! Mein Zugang war hier, dass die beiden Slave_A bzw. Slave_B jeweils getrennte Signale bzw. KK produzieren (klar). Im Master schreibe ich dann zB - am Beispiel EnterLong -

IF(#_Position Slave_A\?# = 1, 1, 0) OR IF(#_Position Slave_B\?# = 1, 1, 0) (verzeiht mir bitte etwaige syntaktische Errors (sitze nicht vor dem Investox-Rechner um zu copy+pasten))

Der Effekt:

Grundsätzlich funktioniert's ... auf den zweiten Blick (eigentlich klar) hat das MasterSystem jedoch eine zusätzliche Latenz von 1 (wenn EnterLong zutrifft, geht Slave_A long (zB am Close/Delay 1) und dann trifft erst die Bedingung "IF(#_Position Slave_A\?# = 1, 1, 0)" zu ... und das MasterSystem geht dann erst am Close/Delay 2 long!

Jetzt bin ich nicht so investoxfit, dass ich zweifelsfrei beschwören könnte, dass eine Schaltung von Master auf Close/Delay 0 diesen TimeLag beseitigt bzw. keine anderen Probleme bereitet (Blick in Zukunft? (ich denke nicht) //Close+Delay 0 ... naja mit Rechnerlatenz habe ich zumindest einen CPU-TimeLag, also Spread?).

Die meiner Meinung nach eleganteste Lösung wäre demnach ein Schlüsselwort #_Signal Name\?# (das habe ich jedoch leider nicht gefunden).

Was natürlich auch geht:

Wie im Kapitalkurven-Beispiel kann man natürlich die Regelwerke der Systeme Slave_A und Slave_B im Master abbilden ... klar. Aber wenn hier mehr als 2 SlaveSysteme dabei sind, wird die Sache 1.) extrem unübersichtlich 2.) Code-redundant 3.) Systemänderungen müssen dann an X Stellen nachgezogen werden.

Mit obiger #_Signal#-Logik könnte man die MasterSysteme weitgehend abstrakt halten (und ich kann mir nicht so recht vorstellen, dass diese Implementierung ein großes Problem darstellt ... schliesslich müssen ja die EnterLong + Co. Regeln ohnehin abgearbeitet werden ... und hier einen 1er für EnterLong und einen -1er für EnterShort zu werfen, sollte keine rieeesige Hürde darstellen (die Hoffung stirbt zuletzt ...)).

Grüße aus Wien sendet

Peter

Investox

Administrator

Registrierungsdatum: 31. August 2002

Beiträge: 5 680

2

Dienstag, 23. März 2010, 16:24

Hallo,

Zitat

Jetzt bin ich nicht so investoxfit, dass ich zweifelsfrei beschwören könnte, dass eine Schaltung von Master auf Close/Delay 0 diesen TimeLag beseitigt bzw. keine anderen Probleme bereitet (Blick in Zukunft? (ich denke nicht) //Close+Delay 0 ... naja mit Rechnerlatenz habe ich zumindest einen CPU-TimeLag, also Spread?).


das sollte so schon funktionieren (mit Delay 0), die Latenz dabei ist auch nicht höher als bei einer Signalgenerierung. Die Signale selbst stehen nicht als "Historie" zur Verfügung.

Viele Grüße

Andreas Knöpfel

HP1973

unregistriert

3

Dienstag, 23. März 2010, 16:31

Historie

Hallo Herr Knöpfel!

Vielen Dank für Ihre rasche Antwort ... mit Delay 0 kann ich leben ....

Aber

Zitat

Die Signale selbst stehen nicht als "Historie" zur Verfügung.


... wie ist das gemeint - und vor allem: Heisst dass, dass es nun einen Haken an meinem "Workaround" gibt oder bedeutet dies, dass eine Implementierung (so wie ich "gewünscht") eben dieses (von mir leider nicht ganz gecheckte) Problem HÄTTE (und daher nicht sinnvoll)?

Bitte um kurze Klärung - ich steh' ein wenig auf dem Schlauch ...

Danke, Grüße aus Wien sendet

Peter

Investox

Administrator

Registrierungsdatum: 31. August 2002

Beiträge: 5 680

4

Mittwoch, 24. März 2010, 09:14

Hallo,

ich meinte nur, dass die Signalhistorie nicht nur Verfügung steht und ich daher kein solches Schlüsselwort anbieten kann. Daher ist, soweit ich sehe, Delay=0 die einzige Lösung.

Viele Grüße

Andreas Knöpfel

HP1973

unregistriert

5

Mittwoch, 24. März 2010, 10:03

Historie

Hallo Herr Knöpfel!

Aha - JETZT verstehe ich ... danke für's prompte klärende Feedback.

Grüße von

Peter